信息來源: 時間:2020-11-5
從分析單溝道MOS倒相器的瞬態特性知道,組成倒相器的MOS管本身的頻率響應是比較快的。在實際的電路中,影響電路開關速度的主要因素是輸入端的負載電容上及MOS器件對這些電容充放電能力的大小。
圖2-48為一個CMOS倒相器中存在著各種寄生電容示意圖,這里用一個總的有效負載電容來表示。
式中為輸入電容,包括柵源電容、柵漏電容;表示輸出電容,包括漏一襯底結電容及封裝布線等雜散電容。系數表示驅動個相同的倒相器。
在討論CMOS倒相器的開關特性時,仍假定輸入電壓為理想的階躍波。
CMOS倒相器的下降時間的分析方法,與E/EMOS的分析方法是一樣的。當輸入從“0”跳變到“1”(設輸入“1”電平等于),倒相器要實現“0”電平輸出,必須經過輸入管的飽和區和非飽和區放電,如圖2-47(a)所示。放電軌跡如圖2-47(b)所示。
當,輸入管工作在飽和區。由于負載管截止,可以忽略負載管電流。根據(飽和),得到方程:
用分離變量法積分。在這段放電時間里,電壓從下降到(飽和區與非飽和區的分界點)。
這就是CMOS倒相器導通時,負載電容經工作在飽和區的輸入管放電所需的時間。
其中:
稱為時間常數。
若,可算得:
當時,輸入管工作在非飽和區,放電軌跡對應非飽和區的一段曲線。同樣,可根據,得到方程:
用分離變量法積分。在這段放電時間里,輸出電壓從下降到,即輸出“0”電平。
利用積分公式:
得到:
這就是倒相器負載電容經工作在非飽和區的輸入管放電所需的時間。
當,可算得。
CMOS倒相器的下降時間應為飽和區放電時間和非飽和區放電時間之和:
若寫成歸一化電壓的形式,則下降時間可表示為:
從式(2-82)可以看出,CMOS倒相器的下降時間與負載電容成正比,愈大,放電時間意長,與輸入管的溝道寬長比(W/L)N,成反比,(W/L)N愈小,輸入管的等效電阻意大,放電時間就愈長。
當CMOS倒相器輸入由“1”跳變到“0”,電路由導通轉變為完全截止。為達到“1”電平輸出,導通的負載管必須對電容充電,如圖2-48所示。
與分析下降時間的方法相同,得到時間常數和下降時間的表達式為:
寫成歸一化的上升時間為:
從式(2-86)看出,CMOS倒相器的上升時間與負載電容成正比,與負載管的溝道寬長比成反比。
由于CMOS倒相器在導通或截止時,總有一個管子截止,一個管子導通。所以,負載管的溝道尺寸可不受功耗的限制。因此,負載管和輸入管溝道的寬長比可設計得差不多大小。
這樣,可使電容充電和放電的時間差不多,上升時間和下降時間也近似相等。這與單溝道MOS倒相器的情況是不同的。
式(2-82)和(2-86)是在輸入為階躍波情況下導出的。歸一化上升或下降時間與歸一化的閥值電壓之間的關系,可用圖2-49表示出來。由于兩個表達式完全是對稱的,所以橫軸表示時,縱軸就表示歸一化下降時間,如橫軸表示時,縱軸就表示歸一化上升時間。
從圖看出,閥值電壓愈大,開關時間意慢,超過電壓關系0.3時,開關時間隨閥值電壓的增加而顯著增加。
為了對CMOS倒相器的開關時間有個定量的概念,這里舉一個例子。
假設CMOS倒相器的總負載電容分別測得飽和電流,求倒相器的開關時間。由于:
由于倒相器的輸出信號不僅具有一定的上升和下降時間,而且相對于輸入信號有一定的時間延遲,稱為延遲時間。圖2-50(a)所示為多級倒相器,即使第一級輸入一個階躍電壓信號,但經過若干級之后,其波形也不會保證為階躍信號了。這樣一個非階躍信號驅動下一級倒相器時,顯然其延遲時間會更長一些。
所謂雙門延遲時間,是指輸入電壓經過兩級倒相器以后相應的50%幅度的時間間隔,亦稱“對”延遲時間,其近似表達式為:
此式在,即近似匹配的情況下才適用。用這一式子計算,誤差不大于10%。
由圖2-30可看出:要使”短,必須使倒相器的上升和下降時間都短。上升時間主要與負載管有關,下降時間主要與輸入管有關。如果上升時間很短,下降時間很長,顯然并不能使雙門延遲時間縮短,相反,如下降時間很短,上升時間很長,也不能使”??s短。要使最短的條件一定要滿足,且兩者都很小。為了滿足這個要求,倒相器的參量必須滿足近似公式:
若兩管完全對稱,顯然,是最佳開關響應條件。若,則電路的開關性能將變壞。隨著的減小,開關響應更趨惡化。詳見圖2-51,圖中分別給出了時,和的關系。當減小時,由于負載管的跨導減小,PMOS負載管對的充電時間變長,使同時,隨著閥電壓的增高增加,所以導致增加。因此在速度設計上,強調,和閥值電壓要小是很重要的。如很小時,負載管的增加將對的影響起主要的作用。因為增大,負載管導通困難,致使增大,所以開關特性變差,延遲時間變長。
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