CMOS運算放大器的電源抑制比（PSRR）詳細和分析

電源抑制比（PSRR）定義為，電源電壓變化所對應的輸出電壓變化折算到輸入端的值之比，即

式中A 為運放的開環增益，Vs為電源電壓，Vo為輸出電壓。

近年來，MOS大規模集成電路中既有模擬電路又有數字電路，即模擬電路與數字電路做在同一芯片上，這樣數字電路的脈沖信號往往通過電源對模擬電路（如運放電路）產生干擾，此干擾信號使得運放在沒有信號輸入的情況下產生一個輸出信號，從而影響了運放電路的正常工作。在單片式運放電路中，通過采用退耦或與數字電路的電源分開等方法，可以消除這種電源干擾。CMOS運放電源抑制比。但在MOS大規模集成電路中，這種干擾往往是客觀存在的，難以消除，因此，在MOS大規模集成電路中，設計高電源抑制比的運放顯得十分必要。

圖3.6-1所示的電路是典型的二級CMOS運放，其正電源抑制比較差。CMOS運放電源抑制比。當正電源VDD上有一交變的信號電壓Vs時，為保持輸出驅動管M6電流不變（因M7管電流是恒定的），則在M6的柵極也同樣有一信號電壓Vs，也就是說，M6的漏極電壓增量與M6的柵極增量相同，而M6的柵極與補償電容Cc相連，因此，M6柵極的變化信號通過補償電容Cc耦合到輸出端，這樣，交變信號電壓Vs引起的變動信號可以在輸出端得到。

由圖3.6-1的等效電路分析可知（見參考文獻[21]），其電源抑制比可表示為

式中的為運放的第一極點頻率，（即GB）為運放的單位增益帶寬。可表示為

式中為輸入級差分放大器的輸出阻抗，為輸出級的輸出阻抗，為輸出級管M6的跨導，Cc為補償電容。而可以表示為

式中為輸入級差分放大器的跨導，Cc為補償電容。

由（3.6-1~3）式可知，電源的干擾頻率較低時，圖3.6-1電路的抑制比，相當于60分貝。CMOS運放電源抑制比。隨著電源的干擾頻率增大，電源抑制比下降，即電源抑制比性能變壞。

聯系方式：鄒先生

聯系電話：0755-83888366-8022

手機：18123972950

QQ：2880195519

聯系地址：深圳市福田區車公廟天安數碼城天吉大廈CD座5C1

請搜微信公眾號:“KIA半導體”或掃一掃下圖“關注”官方微信公眾號

請“關注”官方微信公眾號:提供  MOS管  技術幫助