CMOS運算放大器提高電源抑制比的方法

CMOS提高電源抑制比

圖3.6-1所示的運放電路的電源抑制比之所以比較差，主要是由于電源變化的信號通過補償電容耦合到輸出端所引起的。若對圖3.6-1運放電路作些改進，將其輸入端改為共源一共柵形式，則其電源抑制比的性能將得到改善，其具體的電路形式如圖3.6-2所示。當電源VDD有一變化信號Vs，則在輸出管的柵極也有同樣變化的信號。引入共柵電路后，其漏極的信號對源極的影響很小，這樣通過補償電容Cc耦合到輸出端的信號也大大減小，從而提高了電源抑制比。

圖3.6-2電路的缺點是輸入共模電壓減小，它的改進形式如圖3.6-3所示。該電路具有高共模輸入電壓、高電源抑制比。

這種CMOS運放電路的第一級，其電路形式與前一節介紹的高速CMOS運放共源-共柵電路基本相同，第二級由M8、M9組成共源放大輸出電路，由于補償電容Cc的一端是共柵電路的源極，因此改善了電源抑制比性能。由等效電路分析可知（見參考文獻[21]），該電路的電源抑制比為

式中為輸入對管M1、M2的跨導，為管的跨導，為的等效輸出阻抗，為的等效輸出阻抗，為輸出級的跨導，C2為管的柵源電容，Cc為補償電容。

而

圖3.6-4所示的電路具有高電源抑制比性能，這種CMOS運放的補償電容Cc也接在共柵電路管的源極。該電路的輸入級是電流轉換型電路，它與通常運放的不同之處是增加了共柵電路，因此提高了電源抑比。

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