MOS集成電路多相時鐘電路中的邏輯電路

MOS集成電路多用兩相時鐘的電路方式，三相、四相等多相時鐘電路也在進行研究。此處簡單介紹大家最熟悉的多相時鐘電路即四相時鐘方式的邏輯電路。圖3.43給出該電路的基本門電路，根據應加到端點的時鐘信號可分為四類。圖3.44表示出應加的時鐘信號。在說明電路時，設所用的晶體管處于低電平L時為導通狀態；處于高電平H時為截止狀態。MOS集成多相時鐘電路?，F以圖3.43的第二類電路為例進行說明。

在圖3.44所示的時鐘信號的t1時間內，第二類電路上加有時Ф1和Ф2，所以晶體管T1、T2導通，輸出端電容C預充電到L。接著在t2時間內，時鐘脈沖Ф1到H，晶體管T1截止而T2繼續處于導通狀態，于是根據晶體管T3的輸入端是L電平還是H電平，輸出端電位則變為H電平或繼續處于L電平。

在t3和t4時間內，晶體管T1和T2截止，所以于t2時間確定的電平得以持續，可用作第三類、第四類的輸入信號。

如圖3.45所示，將第二類的用虛線框起來的部分，改為晶體管的串并聯接法，則為A、B、C三輸入端的“與門”電路和D、E兩輸入端的“與門”電路，也就是的邏輯輸出信號取樣保持在輸出端上。

其它三種形式的基本電路，分別有將輸出端預充電到L電平的時間t1或t3，對輸入信號進行取樣的時間t2或t4，所以可實現與第二類電路同樣的動作，但各電路不可自由組合，四種基本電路之間有圖3.46所示的連接關系。例如，第四類的門可用第一類或第四類的輸出信號作為其輸入信號，第二類的輸出可驅動第三類和第四類的門。

多相時鐘電路的特點是在全部時間內沒有直流電流流過基本電路，亦即不產生直流通路。以第二類電路為例，無論在：Φ1的預充電的時間t1內，還是在Φ2的取樣時間t2內，沒有從電源到地的直流電流流過，而是通過負載電容C的預充電和放電進行邏輯運算。因此功耗極小。

如3.3.1節所述，兩相電路的倒相器電路、門電路等電路的特性基本上由驅動晶體管和負載晶體管的gm決定；而在多相時鐘電路中，所用的晶體管之間則毋需規定gm比。因此，往往稱無比電路方式。另外對這種方式來說，可采用制造工藝能夠容許的最小尺寸，用較小的布局面積即可實現復雜的門電路。

下面講一講由兩相時鐘電路向多相時鐘電路的演變。門電路按圖3.46連接時，在1個時鐘周期內，信號可以通過的門電路的級數最大為4，最小為2。如將1個時鐘周期看作是1位的時間，則第二類和第四類門電路有1/2位延時，第一類和第三類沒有位延時，所以如就存儲器功能而論，前者可以說是輔助性質的門。MOS集成多相時鐘電路。譬如，兩相時鐘電路構成的J-K觸發器電路可以變換成圖3.47那樣的電路。第二類門電路變換成較復雜的門之后，可以構成有多功能置位或復位條件的觸發器電路。

一般來說，圖3.48所示的邏輯電路，亦即輸入和輸出間有1位以上延時的電路，理論上可以變換為多相時鐘電路。但實際上，一個門的邏輯規模受最高工作頻率的限制。在此限度內變換時，與兩相時鐘電路相比，所使用的門數目是相同的，但邏輯輸出中往往有過剩的位延時。在這種場合，如圖3.49所示，必須返回到邏輯設計階段，進行適合于多相時鐘電路的定時脈沖設計。這種再設計工作，一般要返回到系統設計的階段。

所有邏輯電路可看作是由組合電路和存儲電路組合成的。MOS集成多相時鐘電路。組合電路本身并不能變換使門有位延時的多相時鐘電路，接到組合電路輸入端和輸出端的是存儲電路或輸入輸出裝置，它們可以吸收或利用變換所產生的過剩位延時。當這么做有困難時也可以用加很長的位延時的方法將該電路變換成多相時鐘電路。

上述的四相電路方式，需要令整個系統的結構都統一成該種電路，所以很少有中小規模集成電路的產品，大部分在大規模集成電路中采用。