MOS晶體管穿通，擊穿，寄生電流和有關效應特性

本節中我們將討論一些干擾“正?！癕OS晶體管特性的不良現象。大部分這些現象可用二維計算機模擬來預測，但是未能使它們成為解祈模型。由于這些效應能夠通過合理的器件設計（第10章）和避免應用在特大的偏置電壓下而加以消除，故這里只作很簡單的討論。在討論中，除非另有說明，通常假定器件是n溝的。

在4.10節中所討論的長溝道器件中的一些擊穿形式（氧化層擊穿，結擊穿），當然在短溝道器件中也會出現。但是，在短溝道器件中另外還出現一種稱為穿通的效應，穿通現象是由曾經討論過的勢壘下降效應引起的，這時源漏之間的溝道區中的二維效應使得該區內的靜電勢增加（和長溝道情況相比），因而對電子進入該區的勢壘下降了。于是，即使在柵-源電壓低于平帶電壓時，仍可有電流流動，并且二維模擬指出，這一電流實際上是在表面下的一條路徑中流動的。[當柵壓略高一些時，此電流可沿表面流動，但卻常常認為它是式（5.4.16）所描述的增大了的漏弱反型電流的一部分。]如果漏區電勢增加，則源和漏之間各點上的靜電勢將會增加，因而對電子的勢壘將降低，這就導致了漏感應勢壘下降效應，因此穿通電流將增加。實驗和二維模擬都指出，若使襯底電勢變得更負，穿通電流就會減小。穿通效應可以通過減小沿溝道長度的二維效應來減少。根據5.4.2節中的定性討論可以預期，減少二維效應可以用較薄的氧化層，較高的襯底摻雜濃度，較淺的結以及當然是較長的溝道來實現[然而發展趨勢卻是不斷地減小溝道長度以達到更高的速度（參看5.8節）］。實驗和二維模擬證實了上述預測。如果我們定義這樣一個漏-源電壓為穿通電壓，即在此電壓下，可以觀察到能覺察出來的穿通電流[例如InA/μm（溝道寬度）]，則根據上述討論可得出，對于較長的溝道，較薄的氧化層，較淺的結，較高的襯底摻雜濃度，較低的柵壓和較負的襯底電壓，穿通電壓將較大。以二維數值模擬為指導的一個描述穿通現象的半經驗模型已被導出。具有穿通問題的器件所顯示出來的典型特性示于圖5.18。為了避免這類問題，可以通過表面下（穿通現象通常出現在這里）的離子注入來限制那里的源、漏耗盡區，這樣就減小了二維效應和因此而產生的勢壘下降效應。這一注入區并不伸展得太深，因此體效應和結電容仍與摻雜濃度較低的體內相當，這是我們所希望的。注意，用來控制穿通的注入可以是淺注入（用來設置閾值電壓）以外的另一種離子注入（第6章）。

另外一些不良效應是由于在強縱向電場中電子所具有的高速度而引起的。這一點已在4.10節中就長溝道器件進行了討論，但是這樣一些效應在短溝道器件中可能會引起更多的麻煩。高速電子通過碰撞電離和雪崩可產生電子-空穴對，從而導致了一種形式的擊穿。當然，大部分電子通常被漏所吸引，但是空穴卻可進入襯底，并構成部分寄生襯底電流。下面的事實使情況更為復雜，即此時源和漏之間的區域起著好像雙極型npn晶體管的基極那樣的作用，而源和漏分別起著發射極和集電極的作用。假如上面提到的有些空穴被源收集，又假如相應的空穴電流在襯底材料中產生了0.6V左右的電壓降，則襯底-源pn結將顯著地導通。于是，電子可以從源注入到襯底，這恰好與npn晶體管中電子從發射極注入到基極一樣。然后隨著這些電子向著漏區運動，它們能夠獲得足夠的能量，從而又引起碰撞電離，并產生新的電子-空穴對。這種情況形成了一個正反饋機制，如果漏端電壓超過某一特定值，則這種正反饋過程便能自身維持。從外部來看，這就是使電流值大于正常值的擊穿現象。更復雜的情況可由以下事實引起，即由強電場所產生的有些電子可能躲過漏區電場，這些電子可能越過一段長距離而進入襯底（在某些情況下，距離可達幾百微米），并影響芯片上的其他器件。在p溝器件中，碰撞電離不太嚴重。

還有另外一種也與縱向或法向強電場有關的麻煩現象由以下事實引起，即高能電子或高能空穴（稱為熱電子或熱空穴）可能進入氧化層，在那里它們可能被俘獲而造成“氧化層電荷”。突然的瞬態過程可以增強這一效應。以這種方式產生的氧化層電荷隨時間不斷積累，并促使器件性能逐漸變壞（閾值電壓顯著增加，柵對漏端電流的控制作用顯著減?。?。因此，對于給定的偏置條件，器件的壽命是有限的，超過這一壽命，它的性能將不再適用于給定的應用條件。這樣一些效應也能在長溝道器件中出現，但情況要好得多，因為它們中的電場通常較小，并且當強電場出現時，它們僅僅局限于溝道的一小部分（夾斷區尤為顯著）。

一個或幾個上述現象將會限制給定器件的偏置電壓的容許范圍，具體情況視制造工藝的細節而定。

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