解析MOS晶體管源區的和漏區的串聯電阻效應

MOS晶體管的溝道與兩個“寄生”電阻互相串聯，一個與源區有關，另一個與漏區有關。每個電阻都可認為由三部分組成：

（1）金屬與n⁺區的接觸電阻；

（2）n⁺區的主體電阻；

（3）當電流從n⁺區流向通常較薄的反型層時，與電流流動路線的聚集有關的電阻（“擴展電阻”效應）。用R表示由于這些效應產生的與溝道兩末端之一串聯的總電阻，于是就得到如圖5.19所示的情況。

可見有效漏-源電壓DS減小了，它比端子上的外加電壓VDS小兩個串聯電阻上的壓降，即

我們將利用式（4.4.30a），并用DS代替VDS來求得漏端電流。為簡單起見，我們將假設RID比VGS-VT小得多，因而不必考慮柵-源電壓的有效下降量。我們還將假設DS比VGS-VT小得多，因此可以忽略式（4.4.30a）中的平方項。這樣便有

把式（5.7.1）代入上式，并對ID求解，于是得

其中

在保守的制造工藝中，采用深結，厚氧化層和大接觸窗口，因而Cˊ_oxRW較小。加之L較大，因此在式（5.7.3）中可采用α_R≈0，這意味著現在的電流和把串聯電阻短路后所觀察到的電流幾乎相等。但是，在先進的短溝道制造工藝中，α_R不能忽略（5.8節），串聯電阻效應必須考慮。根據式（5.7.3）得到的ID-VGS特性曲線與圖4.20中的特性曲線形式相同，后者是考慮到有效遷移率隨VGS降低而得到的。我們如果假定對應于上述兩條特性曲線的兩種效應都存在，那就應該把式（5.7.2）中的μ用4.8節中的有效遷移率公式代替。為此讓我們采用式（4.8.18），并為簡單起見，令θB=0。于是不難證明，如果θ（VGS-VT）和α_R（VGS-VT）兩者都比1小得多，則式（5.7.3）中的因子μ/[1+α_R（VGS-VT）]應該用μ₀/[1+（θ+α_R）（VGS-VT）]代替。這樣做引起了一些使人混淆的措詞，例如“由串聯電阻引起的遷移率降低”。這樣一些措詞并不能恰當地描述器件內部究竟發生了什么情況。從我們的分析可清楚地看出，這兩種效應彼此完全是獨立的。兩者之所以都正好出現在電流表達式分母中與（VGS-VT）成比例的那一項中完全是因為數學上的重合。

對涉及到的各種電壓的相對大小不作任何假設，也能進行類似的分析?？梢园l現，即使在這種情況下，用上述方法，即把a_R加到θ上，也足以能模擬串聯電阻的效應了。

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