MOS晶體管按比例縮?。⊿caling）作用特性解析

為了提高速度和單位面積芯片上電路的集成度，需要作些努力使晶體管做得盡可能小。然而，如果溝道長度做得太小，源和漏周圍的耗盡區有可能連成一片，從而可能出現5.6節中討論過的穿通現象。因此，為了把L做小，就應使耗盡區的寬度也變小。這一點可用增加襯底摻雜濃度和降低反偏電壓來實現。為了在任意電路工作條件下都能實現降低反偏電壓，就必須降低電源電壓。增加摻雜濃度會使閥值電壓增加，因而更難使器件導通，但這可用減小氧化層厚度的方法加以校正。

剛才所描述問題，即調整制造工藝和偏壓，使得縮小尺寸后的器件能正常地工作，這正是制造工藝工程上經常追求的目標之一。這些調整措施所要達到的目的是在實現小尺寸的同時避免嚴重的副作用，諸如本章中已討論過的幾種小尺寸效應。有許多種這樣的調整方法可以采用，這要看對于心目中的某種應用來說，給定工藝的哪些方面應該優化而定。本節將要討論其中的若干方法。

首先將描述組的規則，其目標在于用這樣的方法減小尺寸，即使得最終的器件連同它的耗盡區一起成為一個本器件按比例縮小的變型，如圖5.20所示。這樣，就不會出現顯著的副作圖，同時還可利用眾所周知的大器件概念來分析縮小后的器件，因而也就可以利用多年來已從大器件獲得的重要經驗這個有利條件來分析這些器件。為了實現如圖5.20b所示的小方案，有人提出了一種方法，下面將對它作一簡要介紹。后面將可看到，這種方法的最終結果是得到一個“按比例縮小”的器件，在該器件中，內部電場的形狀和場強的最大值都與原型器件中的一樣，所以用恒電場換算這個名稱來描寫這種方法。

現在我們假定一個大器件的三維尺寸都按同一比例因子1/k縮小，這里k太于1（例如1至10之間）。這意味著L、W氧化層原度和結深都以同一比例縮小。因此面積（例如柵區面烈）的縮小因子是（1/k）²。結下面的耗盡區有一厚度ι，由下式給出：

式中V是反偏電壓，Ф0為內建電勢。該式對于反型層下面的耗盡區也適用，例如用Ф0=ФB，此式就適用于強反型。我們將假定與V只相比Ф0較小。于是在上式中用1/k乘以，就可以把ι按1/k最縮小為此，我們可以把NA乘以k，V乘以1/k。為了恰當地縮小整個溝道上的V；所有的工作電壓和閾值電壓都必須乘以1/k。根據基本靜電學（附錄B）不難看出，在這種按讓例縮小的條贊事，器件結構中的電場形狀和場強的最大值將保持不變。因此不會發生擊穿。從式（1.5.20b）和（2.2.4）可見，單位面積電容Cˊ與距離成反比，因此Cˊ按比例k增大?？墒请姶姹颈车扔贑'A，其中A是面積，因此可見C縮小的比例是k（1/k²）=1/k。

從式（2.5.19）可看出，體效應系數γ縮小的比例是。閾值電壓VT出現在與偏置電底的差值中，如式（4.4.30）。由偏置電壓乘以1/k，所以如上所述，VT也應乘以1/k。現在來考慮式（4.4.26）。根據上面類似的討論可知，若與VSB相比ФB很小，則項將按1/k縮小。為了使式（4.4.26a）電的VFB+ФB也能按比倒變化，我們應能控制VFB才行，對于非離子減入器件來說，這一電壓無法單獨控制。但是在第6章中將可看到，通過離子注入可以控制“等效的”VFB。

單位面積電荷Qˊ在換算中不變，即換算比例因子為1[參看式（1.5.14）或（3.4.19），并利用以結果。所以電荷Q以1/k²的比偶減小，因為面積按1/k²比例縮小。

現在要問，上述換算方法對漏端電流有什么影響？讓我們看一下式（4.4.30）。若δ較小，則可看出由于所有電壓的換算因子都是1/k，所以方括號中的量將按1/k²的比例減小與此同時Cˊox按比例k增大?？梢曰貞浺幌?，μ實際上與接雜濃度無關（4.8.節），所以在恒電場換算時，μ值不會改變。這樣，式（4.4.30）中的電流ID將以1/k的比例減小。

現在來考慮固定VDS時，弱反型區內InID~VGS曲線的斜率。從式（4.6.17）見，這個斜率正比于1/n，而n由式（4.6.20）給出。由于γ和VSB+1.5ФF的換算因子分別是和1/k（假設VSB較大），故式（4.6.20）中的n保持不變，因而1nID與VGS關系曲線的斜率不變。對于數字電路來說，這是不希望的，因為這將更難使一個器件截止。例這將使按比例縮小后的器件的柵壓接幅（使ID減小到原來值的1/10所需要的柵壓的減小量）與原型大器件的柵壓擺幅一樣。由于總電壓的擺幅可能已減小到1/k，，這樣，為了使器件截止需要柵壓的減小量占總電壓擺幅的比例就更大了；因而數字電路中的噪聲套限減小了。中反到區的寬度在按比例換算中也不改變（圖2.18）。因此這個區域將占電電壓的更大部，因而更要注意這個區。

由于電壓和電流的換算因子都是1/k，故功耗按1/k²的比例減小。但是，由于器件面稱已按1/k²比例減小，故單位面積的器件密度增大到k²倍。最后，單位芯片面積些的功耗保持不變。

由于所有器件電流都按1/k減小，各種電容也按1/k的比例減示，所以對這些電容充電的電壓變化率dV/dι=I/C將不改變?？墒沁@些電容現在只需充電到按1/k比例縮小后的電壓值，因而充電所需要的時間也將縮短至1/k；這樣，數字電路的速度將增加到k倍。由于一只晶體管的功耗已按1/k²的比例縮小了，故“功耗-延用乘積”（用于數學電路的一個質量指數）按1/k³的比例減小。下面將恒電場換算總結在表5.1中。

現在來考慮用于形成柵和互連線的金屬線多晶硅。由于目前已經有小尺寸器件的制造工藝，故可設法把這些線的寬度按1/k比例縮小。新工藝可能也要求降低這些線的高度，因為企圖制造很細但又較高的線會引起加工問題；因此我們設法把高度也按1/k降低。這樣，線的截面將縮小到1/k²。由于這些導線所傳輸的電流已被減小到1/k，則這些線內的電流密度將增大到k倍。這是很不希望發生的情況，因為增大了的電流密度可以引起稱為電遷移的現象，這時原子被電流的流動所攜帶，并可導致器件失效。對于鋁線來說，電流密度不應大于約1mA/μm²。按比例縮小互連線造成的另一個問題是，連線的電阻正比于長度，反比于截面積，因此連線的電阻將增大到k倍。這些連線對襯底的寄生電容縮小到1/k，因而相應的時間常數沒有變化。如果連線較長，則會引起一個問題，因為這將使我們不能利用晶體管速度已增加到k倍的優點；又因為連線的電阻增大到k倍，而線中的電流減小到1/k，因此線上的電壓降將不改變。這樣，外加總電壓（現在已經減到1/k）中更大的一部分將浪費在連線兩端。因為存在上述問題，所以互連線的高度比按1/k計算要降低得少一些。另外一些問題是“接觸窗口”（為了使各不同層之間能互相接觸而腐蝕的穿過氧化層的孔）引起的。如果這些窗口的面積按1/k²縮小，則它們的電阻將以k²倍增大。由于電流已縮小到1/k，這意味著觸點上的電壓降將增加到k倍，即與偏置電壓（按1/k比例減?。┑淖兓较蛳喾?。按比例縮小產生的另外一個不良影響是由于結深減小使得源、漏n⁺區的方塊電阻增加以及擴展電阻的增加。源區的和漏區的串聯電阻對晶體管特性的影響已在5.7節中討論過了。

上面所討論的按比例換算存在某些問題。據前面討論所知，換算時弱反型區的寬度不變，因此使器件從截止到導通所要求的電壓擺幅可能占外加總電壓的份額太大。另外，已經建立的芯片的接口要求必須經常得到滿足，而建立這些要求時，電壓等級是固定的，因此電壓不應按比例降低。適應這些情況的換算規則是，在縮小器件尺寸的同時，保持電壓不變，稱為恒電壓換算。在恒電壓換算中，W、L和NA按以前一樣換算。但是，如果氧化層厚度也按同一比例減小，則因電壓不變，最后得出的場強可能會特別大，這將引起遷移率下降（4.8節）。為了緩解這個問題，氧化層厚度通常比按1/k比例要減小得少一些。在表5.2中有一列總結了這些換算規則。這種換算對各種量（如列入表5.1的那些量）的最后影響在題5.24中考慮。當然可以預期，在恒電壓換算條件下，與場強有關的不良效應會變得嚴重起來。

為了避免出現恒電場換算和恒電壓換算的極端情況，提出了折衷換算方法。例如，幾何尺寸和襯底摻雜濃度和恒電場換算情況時一樣換算，但電壓比在這種換算規則下減小得少一些。這種方法稱為準恒電壓換算，并總結列人表5.2的相應列中。從式（5.8.1）明顯可見，在這一類型換算中，耗區寬度的換算因子與W、L和dox的不同。如果對Na的換算因子適當加以修正，如示于表5.2最后一列的綜合換算規則，上述現象就可避免。

另一種不同的換算方法是在集中注意力于減小器件尺寸的同時保持長溝道器件在弱反型區的特性，這樣一種特性是不存在短溝道效應的靈敏指示。根據經驗發現，這種特性得以保持的最小溝道長度符合下面的關系式：

其中γ是源和漏的結深，dox是氧化層厚度，ιs和lp分別是源和漏處的反型層寬度，（常數）的值為8.8μm^-1/3。上述公式體現了該公式所及到的各種折衷思想，且已被證明是用于縮小器件尺寸的有用指南。

在結束本節以前，讓我們來推測一下，通過正在進行的減小物理尺寸和電源電壓的努力，哪些數字是最終可以達到的?，F在我們將介紹一個可能被認為是“中等的”觀點。然而在過去，對MOS器件的“將來”所作的一些預測，已一再被證明是錯誤的。

因此，如果下面的一些預測也發生同樣的情況，則大家不應感到驚訝。

集成電路的電源電壓是不能任意減小的，因為相應地減小信號從噪聲角度來看是不利的。還有，在實際工藝條件下，實現一個預定的閾值電壓所存在的不確定性為0.1V數量級或者更大。在邏輯電路中，電壓擺幅至少應該是該數值的幾倍，以保證所有器件都能可靠地導通和截止。鑒于以上兩項考慮，把電源電壓的下限設在0.5V左右，但是考慮到速度和對外電路的驅動要求，可使電源電壓的下限值更高一些（例如2V）。這一下限值設定了器件尺寸的下限，以免擊穿。按防止芯片過熱的要求可以形成另外一些限制。采用強迫空氣冷卻，可以允許每平方厘米芯片上有2W的功耗而不過熱。采用液體冷卻可使這個值提高一個數量級，或采用專門技術，提高更多。冷卻溫度對在一給定面積上可以放置的晶體管數目也施加了限制，如果這些晶體管消耗顯著的功率。對于動態電路，為避免過熱，還需考慮另外一個影響。一個電路使電容C在每秒鐘內對電壓V充電和放電f次，這個電路將消耗功率fCV2。如果把許多這種電路靠近地封裝在一起，則為了不超過芯片的最大單位面積功耗，可能不得不限制所允許的最高時鐘頻率f。

上述一些考慮可以在論述基本限制的若干參考文獻中找到。若把各種因素都考慮在內，對于“極限的”MOS技術將是什么樣的這一問題的預測看來似乎是不斷變化的。溝道長度小到0.14μm的器件已經被考慮了。每平方厘米上的最大“封裝”密度預計在10⁷到10⁸個晶體管的范圍之內?！胺庋b”在芯片中的倒相器受熱限制所允許的最小開關時間可能約為10ps。最后，因為信號在連接線內傳播所遇到的延時，具有10⁵個門電路的同步數字網絡的時鐘頻率可能被限制在3GHz左右。雖然上述數字在生產環境中尚未達到。但是它們有助于指明，哪些數字是有可能實現的，并且提出了在改進VLSI方面還有許多余地。

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