MOS晶體管準靜態模型的局限性及其重要性分析

根據迄今為止的討論可知，如果端電壓變化足夠慢，以致使溝道內電荷的分布可以忽略其慣性，能夠跟上電壓的變化，則我們可預期準靜態模型將是有效的。給出“足夠慢”的定量定義是難以做到的，從利用準靜態模型得到的結論是否可信，取決于施加在端極上電壓波形的類型，器件的工作區，所要求的結果的類型(例如電流波形的形狀、延時、上升時間等)以及所追求的精度等等。實際上，利用示于圖7.11a的一種簡單而又基本的情況，已半經驗地導出了一些比較粗糙的規則。如圖7.11b所示，這里只有vG是變化的。如式(7.3.4a)，漏端電流包含了傳輸分量iT(t)和充電分量iDC(t)：

對于數字電路應用中的近似計算，常常假設：  若VGS<VT，晶體管處于截止狀態；若VGS<VT，晶體管處于強反型狀態。采用這一簡化假設意味著器件在t=t1時突然從截止變為飽和。我們也假定VDD足夠大，以致器件從不進入非飽和狀態。電流的傳輸分量可從任意一種直流模型求得，并示于圖7.11c，其充電分量iDC（t）可從式(7.3.16a)求得。由于υD、υS和υB杯是常數，式(7.3.16a)給出

在飽和區，準靜態工作下的qD值QD，由式(7.4.28)給出，這樣為-，這是一個與υG無關的負常數(盡管在更一般的情況下，可期待偏導數?qi/?υi是端電壓的函數)。  由于dυG／dt對于υG的上升部分是恒定的，故iDC(t)，具有如圖7.11d所示的波形。

把兩個漏端電流分量相加，便得出iD(t)，如圖7.11e所示。

假設忽略非本征效應，通過測量發現iD(t)的波形如圖7.11f所示^［19-21］?？梢?，這波形不同于圖7.11e所示的“準靜態”結果，特別在以下兩方面：

1、在t=t3時，圖7.11e中的波形預測iD(t)立即跳到其直流穩態值，這是假設電荷無慣性，能自動調節的結果。實際情況并非如此，而是如圖7.11f所示。t=t3時，在圖7.11f中可以看到有一點“彎曲”。其原因如下：在t=t3之前，增加VG要求溝道中有越來越多的∣q′_I∣，所以源提供的電荷只有部分能流出漏。一旦υG停止增加，由于溝道填充電荷的過程已經完成，因而源供給的所有新的電荷都可流出漏。這樣，t=t3時，iD（ t）曲線的斜率有顯著的變化。

2、在t1之后的一段時間，準靜態模型預測漏端電流是負的。實際上，一旦抽去非本征器件效應，這一現象就觀察不到了。實際情況卻是如圖7.11f所示，在時間t2以前，漏端電流一直為零。這一點可解釋如下：t<t1時，溝道是空的。在t=t1時，溝道中的狀態變為對電子有利，于是電子由源進入溝道，并向漏移動?？墒?，在電子到達漏以前將觀察不到漏端電流。電子到達漏的時刻為t2，如圖7.11f所示。與此相反，準靜態模型假設在t1之后的任意時刻t′，整個溝道長度上布滿電子，和υG長時間地固定為υG(t′)值時的情況一樣，即認為電子到達漏是不需要時間的。這里，與圖4.15d的流體動態模擬(相當于飽和區)進行比較將是有益的。假設最初活塞的位置足夠高，使得兩池之間的聯系被切斷，沒有流體進入通道?，F在活塞快速向下移動(增加)，t＝t1時，移過固定值移(回想一下，這相應于晶體管VT≈0的情形)?；钊罱K停在如圖所示的位置。在t＝t1時，流體開始從源池進入通道，但是流體將在t1以后的某一時刻到達通道的右端并瀉入漏池。而準靜態模型相當于在任意時刻t′(>t1)，流體就布滿整個通道，  且其分布情況對應于活塞的某一固定位置(t′)①。這一現象還將在7.7節中再來考慮。

當要求預測漏端電流波形的細節時，準靜態模型就失效了。然而，在許多應用場合，這不會有很大影響，因為波形的細節常常沒有多大價值。例如，在大量數字電路設計中，感興趣的量是初值、終值、輸出的上升或下降時間、輸出與輸入之間的延時等等。與測量結果以及與非準靜態數值結果進行比較后指出，在大量的數字電路的分析工作中，準靜態模型可以采用，所得結果是可以接受的，只要波形的上升時間tR^②滿足條件^{［20，21］}

其中τo由式(7.5.4)給出，該式中的VGs采用圖7.11b中υG(原文中為VGS，顯然有誤?！g者)的最大值。這里要著重指出，上述做法僅僅是一種粗糙的方法^③。例如，式(7.6.3)中的系數20也可改用15或25，可視應用情況而定。作為一個說明他tR數量級的數字例子，我們來考慮一個μ=64μm²/（V·us），VT=1V，L=4μm，δ≈0以及VGS，max=5V的器件。對于這一器件，式(7.6.3)所要求的tR>1.25ns。

    在普通的“基片”制造工藝中(第10章，用這種工藝制造的晶體管具有顯著的非本征寄生電容)，上述下限值不受限制，由于這些“分布”電容，芯片上內部波形的上升時間常常大于這一下限值，所以采用這些工藝時，晶體管的工作速度減慢了。除此之外，甚至在柵電壓波形的上升時間偶爾略小于這一下限值時，但由于被驅動器件的分布電容，總的瞬態電流和延遲時間還會很大，因而會掩蓋由于用準靜態模型預測本征效應而產生的誤差。采用諸如(cossilicon on sapphire)或介質隔離這樣一些能減小分布電容的工藝，上述問題就不會發生。在這些情況下，以及在利用基片技術設法提高速度極限的情況下，應該帶著懷疑的眼光來看待用準靜態模型所得到的結果。

    當晶體管工作在準靜態模型失效的速度時，模擬這種晶體管的一種方法是把晶體管分成幾段，每一段足夠短，因而可用準靜態模型。這一思想示于圖7.12。在(b)中，每一方框假設為一個“子晶體管”，具有自己的想象的源點和漏點。當然，除最左和最右的那兩個以外，其余的這些子晶體管假設都僅由本征部分組成，換句話說，假設中間的子晶體管不存在非本征的源區和漏區。

    注意，在上述討論中，我們沒有考慮短溝道效應。短溝道效應會使這種描述大大復雜化。對晶體管(但還不是真正的長溝道器件)所觀察的現象中，有瞬態傳輸電流(除瞬態充電電流之外)，當然還有反映在式(7.4.1)中的速度飽和現象，以及建立在式(7.4.1)成立基礎上的一些關系式。在這一情況下，二維數值模擬是一種有用的工具^[19.20]。最后，還有另外一種與短溝道效應無關的現象，在我們的建模中還沒有考慮。這一現象了再柵電壓波形下降時觀察到。由于υG（t）減小，因而電子要通過源端了漏端出去，在這一移走過程中，電子就會穿進體內。在那里它們與空穴復合，造成襯底電流流動。這種現象稱為“電荷抽出(charge pumping)”。憑直覺可以想象，對于具有較短下降時間的柵電壓波形，!這一現象會更顯著。據估計，對于3μm長的器件，當下降時間是0.4ns或對10μm長的器件，當下降時間約為1ns時， 1%的總反型層電荷會通過襯底流出。

    在結束本節時，我們提醒讀者，與器件非本征部分有關的寄生元件會大大地改變晶體管的特性(與本節預測的特性相比)。寄生元件包括柵-源和柵-漏的重迭電容；以及襯底-源和襯底-漏的結電容。加之，襯底不是理想的良導體，它的顯著的電阻和本征電容及非本征襯底電容結合在一起會影響器件的動態特性。

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