MOS晶體管本征部分的中頻小信號等效電路解析

當施于MOS晶體管的小信號電壓快速變化時，小信號端電流會大大地不同于圖8.2電路所預測的電流?，F在我們采介紹一種簡單模型，該模型可預測這時的電流特性，只要小信號電壓的頻率不是太高。MOS晶體管本征部分的中頻小信號。通過假設準靜態工作，并考慮到電荷存儲效應，可使該模型實現這一點。并非所有電荷存儲效應都包括在這一模型中；另外的一些電荷存儲效應將在第9章中考慮。然而，將要在這里介紹的模型就其本身的合理性來說是重要的，并且由于以下兩個原因，我們將以獨立的方式來介紹它：

1、該模型使用廣泛，因為它在精度和復雜性之間實現了一種合理的平衡?！┳x者也許發現它適合于他們的用途，所以覺得在遇到有用的模型之前不必非要采用第9章中的一般處理方法。

2、這一節的內容是第9章中一般處理方法的有用的基礎。事實上，只要通過對將在這里推導的模型加上一些額外的元件便可得到第9章中的更加完整的模型。

如上所述，本節中我們栘只考慮晶體管的本征部分。不明顯地指出這一點，瀆者也會理解的。非本征器件的建模將在8.4節中介紹。

本節中，我們強調直觀分析。若要求更加嚴格—些，則讀者只得等到介紹第9章內容的時候。

MOS晶體管本征電容

長溝道晶體管的本征部分(忽略了緊靠源區和漏區的二維效應)可認為是一個源區和漏區的長度已縮短為零的假想器件，如圖.11a所示，如果我們把四個端上的電壓都定義為相對于一個任意點（圖中用“接地”符號表示），則討論將會更方便些。下標0將用來表示圖8.11a中的電壓和電荷的值?，F在讓我們來考慮Vs的微小變化對柵電荷和耗盡區電荷的影響（圖8.11b），VD的微小變化對柵電荷和耗盡區電荷的影響（圖8.11c），以及VB的微小變化對柵電荷的影響（圖8.11d）。MOS晶體管本征部分的中頻小信號。這些圖中的細節及圖旁的定義式下面立刻就要說明。這三幅畫是假定ΔVs、ΔVD和ΔVB代表增加量而畫成的。假設變化前后，電壓都是恒定的，且圖8.11中的所有情況都處于直流穩態。因此，例如圖8.11b中的ΔQG就是源端電壓固定為Vs+ΔVs時的總穩態電荷與源端電壓固定為Vs時穩態電荷之差。為簡單起見，界面電荷Qo沒有表示出來。

現在來詳細考慮圖8.11b的實驗。各點上，氧化層兩端的電勢差相對于圖8.11a來說減小了，因而柵電荷減少了，所以ΔQG是負的。原因(ΔVs)和效應(ΔQG)之間的關系，  可以用圖8.12的小信號等效電路來表示。在這一電路中，電壓ΔVs在電容底極板上放置了電荷CgsΔVs，在頂極板上放置了電荷CgsΔVs。由于電荷-CgsΔVs。表示圖8.11b中電荷的變化ΔQG，故必有-CgsΔVs=ΔQG。因此，Cgs=ΔQG/ΔVs，如圖8.11b旁邊所注。更正規一些，可寫為

重要的是不要把Ggs同圖8.11中的任何平板結構聯系起來。Cgs僅僅是圖8.12中的假想電容所應有的值，以便使假想電容頂極板上的電荷與圖.11b中的電荷變化ΔQG相同。注意，由于當ΔVs為正時，ΔQG為負，故Cgs的值是正的。

圖8.11b也況明了源對襯底的電容效應。增大Vs使耗盡區的寬度增加。因此，使那里的總電荷更負。所以ΔQB是負的。這是靠更多的受主原子電離(與圖8.11a相比)來實現的。這意味成負電荷∣ΔQB∣的空穴通過襯底端離去；這可等價地說成負電荷ΔQB從襯底端進入器件。根據上面所說的理由，  定義

增加VD的效應完全類似于增加VS的效應，并已在圖8.11c中說明。我們定義

最后，增加VB的效應說明在圖8.11d中。增加VB引起正電荷流進襯底端，這些電荷部分地由QG的減少來平衡。QG的減少與負的刀ΔQG流進柵的說法是等價的。在弱反型時(此時，反型電荷可以忽略)，這一點是不難理解的。MOS晶體管本征部分的中頻小信號。于是，  所有正的電荷變化ΔQB實際上必定由柵電荷的相反變化來平衡。因此ΔQG將是負的。我們定義

所有上面五種效應都可用類似于圖8.12的方式來模擬，在圖8.2的電路中，通過加入五個電容就可把這些效應計入小信號等效電路，如圖8.13所示。重要的是要注意，在最終所得到的模型中，各個元件間互不干擾。例如，把g、d和b等端接地，在s端施加的ΔVs將引起電荷-CgsΔVs進入g端。這樣就正確地模擬了源對柵的影響。與柵相連的Cgd和Cgb不會干擾上述影響，因為它們現在所起的作用相當于開路(跨接在它們兩端的電壓是固定不變的)。讀者不難檢查，其余四個申容效應中的每一個效應也刊用與其他電容互不干擾的對應電容來模擬。這種“無干擾”是一個很重要的特性，該特性應該在這樣的情況下細心地檢查：每一次把幾個元件——每一個意味著模擬一個單獨的效應——連接在一起以組成一個電路模型。由于Cgs、Cgd和Cgb表示其他三端中的每一端正柵上的效應，故圖8.13電路可以在注意觀察一個MOS晶體管的柵時，準確地模擬準靜態小信號效應。注意，我們現在不準備對其他端證明類似的論述(這個問題將在第9章中進一步討論)。此時，我們將只說，通過與更完整的模型(第9章)相比較得知，圖8.13的拓撲結構是令人滿意的(就觀察任意一端而言，以及就考慮任意一端對另一端的影響而言)；即使端電壓隨時間連續變化，但只要其變化足夠慢，該拓撲結構仍是滿意的。對于正弦規律的微小變化，圖8.13電路可以定量化，方法是：對電路模型建立一個有關其有效性的上限頻率。這一上限頻率所取的值，取決于所要求的精度，工作區域，對哪一端加激勵信號，要考慮哪些端電流，是不對這些電流的幅值和相位都感興趣，①等等。因此，很難給出一個單一的數。然而，通過與更高級的模型拓撲結構樸比較?？山o出一些通用的提示。這樣，在強反型時，不論采用什么標準，模型有效性的上限頻率結果正比于(但不等于)下面這個量：

至于這里存在等號右邊這個量的原因，在第9章討論了更高階的模型以后就會明白。因此，假定在低頻時，所有模型元件都具有令人滿意的值，于是在不修改這些元件值的情況下，模型將繼續有效直到頻率約為0.1ωo。(一個保守的極限，對于十分臨界應用的極限)或甚至到0.5ωo。(對于非臨界應用)。這一性能在許多情況下已是足夠的了。注意，隨著頻率的增加，模型性能的變壞是逐漸的，故觀察不到在任意一個特定頻率時性能“明顯地”變壞。MOS晶體管本征部分的中頻小信號。在高頻情況下，模型最終變得不可接受，這將不是因為元件值不正確，而是因為模型(圖8.13)的本質不適合于高頻。在這種情況下，實現滿意的建模的唯一方法是采用第9章中所討論的更高級的模型拓撲結構。

上面定義的五個電容強烈地依賴于端電壓中的“偏置電壓值”，也就是在它們附近出現小信號電壓的那些值。圖8.11a中，這些偏置電壓由VD0，VG0，VB0和VS0表示。為簡單起見，從現在起，將把它們記作VD，VG，VB和VS?，F在來介紹以偏置電壓表示的電容表達式。 

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