MOSFET源區-小型化(按比例縮小)的源區原理及結構

由于不斷地改進集成電路的制造工藝，有可能通過不斷減小器件尺寸來增加電路的密度和提高電路的速度。5.8節介紹了小型化對器件特性影響的結果并討論了按比例縮小的方法學。MOSFET源區。本節將要考慮在探求使器件不斷小型化時所遇到的制造上的問題和困難。然而，重要的是要看到還有一些這里沒有考慮的但與整個電路小型化有更普遍聯系的其它一些問題也是很值得注意的。這些問題主要與互連線的小型化有關，而且，在某些情況下，會成為小型比的主要的有決定性的因素。

如5.8節所討論的，正確的小型化要求所有的尺寸程度不同地—致按比例縮小。這樣，當橫向尺寸減小時，薄層的厚度(高度)必須相應地減小。MOSFET源區。參照以前的圖10.5，把MOSFET的主要特征區分為：源、漏、溝道區和與相鄰的電路元件的隔離。從討論中將會看到，與這些特征區中的每一個相聯系的，都有具體的小型化問題。

MOSFET源區

MOSFET源區的主要要求是從與金屬接觸處到溝道的邊界之間的電阻一定要小，而且在溝道的邊界處，它還必須是一個向溝道發射載流子的有效發射體。對大多數常規的結構來說，這二個要求是有密切聯系的，因為高電導的源區也是一個有著豐富的溝道中所要求的那種類型的載流子的區域。滿足了一個要求，通常也會滿足另外一個要求，因此，這二個要求可以合而為一，即，與溝道電阻相比，源區電阻必須可以忽略，不然，器件特性就會嚴重下降。對大多數實際應用來說，L有效≈0.5μm和dox≈0.2μm，源區總串聯電阻為300～500Ω?μm（Ω乘以μm寬度）是合適。參考圖10.20，總串聯電阻是金屬與n⁺或p⁺層之間的接觸電阻Rs1、上面的邊界與柵和溝道接觸的邊界之間的薄層電阻Rs2、和后者的邊界與溝道邊界之間的擴展電阻Rs3之總和。MOSFET源區。Rs1是集總電阻，包括“真正”的接觸電阻和在擴散層中由于電流積聚引起的電阻。根據按比例縮小理論，減小源擴散層(結)深度，那么源區串聯電阻的所有分量都要增加，這是由于必須要減少總摻雜劑量所致，這種減少在PMOS器件中特別嚴重，因為在硅中用來形成p⁺區的硼的特性比那些用來形成n⁺區的砷更不適宜。特別是，即使加速能量很低，硼向硅中注入時也趨向于注入得比較深，這是由于通過硅晶格時稱為離子的溝道作用現象所致。這一現象對砷來說并不那么嚴重，砷原子比硼原子要重得多，因而，趨向于很容易破壞晶格的有序性，從而破壞了它本身的成溝概率。MOSFET源區。再有，硼是一個比砷要快得多的擴散源，所以，在源-漏區注入后，在各種所需的高溫工序下，很難保持淺的p⁺層。

對常規制造的源區，例如，象圖10.20所示的那樣，經過砷和硼注入、退火和擴散，對n⁺來說，結深限制在0.15到0.30μm，對p⁺ ，為0.35到0.65μm，對應的薄層電阻為每方100到30Ω和每方150到80Ω。雖然薄層電阻只是與源區總電阻的一個分量，即Rs2直接有關，但其它二個分量也有跟蹤薄層電阻的傾向。

當維持淺結時，我們已經作出了很大的努力來沖破對源區電阻的這一限制?；蛟S最有希望的方法是把很淺的離子注入和很短時間的退火相結合，然后，在露出的硅表面上形成自對準的硅化物。MOSFET源區。從圖10.21可以看到，  這一工藝要求在多晶硅柵極的兩端用一絕緣的定位膜。在重摻雜硅和多晶硅頂部的薄氧化膜去除掉，均勻淀積一薄層高熔點的金屬（如Ti，Ta，W等），如圖10.21a所示。然后把硅片置于適當地高溫下（600~800℃）金屬與硅反應生成二硅化物（如TiSi₂）。MOSFET源區。但是，在定位膜處，因為該處沒有硅原子可提供，所以那里的金屬未經反應，故可以很容易的用金屬的擇優腐蝕去除掉，最后在裸露區域形成自對準的硅化物，如圖10.21b所示。這個工藝不僅可以得到高電導的源區(和漏區)，也可以得到高電導的柵極，薄層電阻可降低5到10倍，而且，由于定位膜，寄生的源-柵和漏-柵電容也降低了。

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