MOSFET溝道區-小型化(按比例縮小)的溝道區原理及結構

MOSFET溝道區

溝道區由四個主要部分構成：襯底、硅到絕緣膜的界面、柵絕緣膜和柵電極，因為溝道區是所有器件進行工作的地方，因此在器件設計中自然地會對它引起相當大的注意。當然，在襯底中主要的問題是摻雜，它同時決定了器件的閾值電壓和它對偏置的靈敏度(或因此缺少)。MOSFET溝道區。在5.8節討論過，溝道中用一次或多次注入來凋整摻雜水平和摻雜分布，從而可滿足按比例縮小的要求。這些注入或者通過柵絕緣膜進行，或者在該處的絕緣膜形成以前進行。例如，在10.3節討論的工藝流程的例子中，所謂閾值電壓調整的注入和耗盡注入都通過柵SiO₂進行。如10.2節所討論的，接著進行的高溫工藝流程足以對SiO₂和Si晶格損傷進行退火，并且活化這些注入劑。MOSFET溝道區。但是，通過柵絕緣膜進行注入的方法，由于過多的操作帶有露著絕緣膜的硅片，因此會帶來一些損害柵絕緣膜質量的危險。

實際上,現在所有制造出的MOSFET，柵絕緣膜是在硅表面上熱生長的二氧化硅，其它的絕緣膜尚在進行實驗研究，主要是熱生長的氮化硅或氮氧化硅。但是，SiO₂繼續表現出與硅形成最好界面，這里“最好”的意思是指界面具有很低濃度的界面固定電荷和陷阱(界面態)。因為界面電荷不利于載流子的表面遷移率，所以，低電荷密度是很重要的。相當大的努力致力于發展熱氧化工藝，想要制造出厚度均勻的薄氧化膜，這種氧化膜具有低的界面電荷密度、低的體內陷阱濃度、低的缺陷密度和高的擊穿電壓。當氧化膜厚度按比例縮小后，所有這些氧化膜的性能受到嚴重地挑戰。

MOSFET用的主要的柵材料是n⁺摻雜多晶硅。因為這一層相當多地用來形成互連導線，所以有很高的積極性來降低它的電阻率。因為多晶硅一般是簡并摻雜的，通常它的體電阻率是最小的可能值。當一般厚度為0.4μm左右時，n⁺摻雜多晶硅的電阻率引起的薄層電阻為每方20到30Ω?，F在，高熔點金屬硅化物淀積在摻雜多晶硅的頂層形成一個混合的柵電極，稱為多晶硅化物。MOSFET溝道區。厚度與n⁺摻雜多晶硅相同的多晶硅化物的薄層電阻要小5到10倍。因為與柵氧化膜接觸的仍舊是多晶硅，多晶硅化物柵電即具有與多晶硅一樣的電學特性(如功函數)。當然，這是很有利的，  因為對多晶硅來說已經有了相當豐富的生產經驗。因此，多晶硅化物是很希望采用的，而且在發展過程中，已經把它們結合到IC的制造工藝中了。MOSFET溝道區。盡管如此，在一些孤立的情況下，甚至在工業生產中，正在進行通過把高熔點金屬直接淀積在柵氧化膜上形成柵電極的實驗。這方法的好處是相對于多晶硅化物來說，柵的薄層電阻又減小10倍，但是這種新材料要求在工藝上作相當大的改進。

除了與柵電極材料電阻率有關的問題以外，現在，要著重說明一下CMOS工藝中，器件小型化時柵電極與硅的接觸電勢的重要性。明確地說，我們已知，恒定電場換算時器件的閾值電壓；VT必須相應的縮小。MOSFET溝道區。當然，目前，在恒定電壓條件下，實際的按比例縮小，大約已進行到有效溝長度約為0.6μm。但是，有一點小的疑問，就是如果尺寸進一步按比例縮小，則電壓還需要降低。當電壓降低時，VT將不得不相應地按比例縮小。當L<0.5μm，電源電壓必須在3V左右以避免由于向氧化膜中注入熱載流子而引起的不穩定。MOSFET溝道區。這時，CMOS中n-溝和p-溝器件的閾值電壓分別必須約為0.5V和-0.5V?，F在考慮這樣的器件如何來做。按(2.5.29)，二個閾值電壓可寫為

式中所有的符號已在第2章中定義過，下標N和P分別代表n-溝和p-溝。首先考慮具有n⁺多晶硅柵電極的n-溝器件。于是，典型值為ΦMSN≈-0.85V和ΦBN≈0.75V。因為，對于這一假設下的按比例縮小的器件來說，氧化層厚度將是非常薄，假定0.015μm，則C′ox就非常大，對一般的Q′o值來說，可以略去Q′o／C′ox。這一項。則(10.1)為

在第6章中已經見到，體電荷Q′B[由式(2.5.27)給出]一般可通過離子注入來調節，因此可以得到所希望的VTN。一般的襯底摻雜濃度NA≈10³μm^-3。(預先注入)，接近Si-SiO₂界面處的NA還需要增加些。MOSFET溝道區。如在10.3節已看到的，這可通過注入硼來完成。這道工序的作用不僅使VTN增大到所希望的值，而且也提高了襯底的摻雜濃度，因而降低了VTN對漏偏置電壓的靈敏度(5.4節)。

從以上討論明白了用對稱的工序來調整p-溝器件的閾值電壓是所希望的。如果PMOS器件的柵材料是p⁺摻雜多晶硅，則不難看出這將如何來做。這時(10.2)為

其中Q′B／C′ox是很小的正值。于是，通過向溝道中注入磷或砷，使Q′B再正些，就可得到所希望的VTNP值，并且可增加漏偏置電壓的抗擾性。但是，在CMOS工藝中，同時使用n⁺和p⁺摻雜多晶硅尚未證明能實際使用。MOSFET溝道區。原因是，通過金屬來連接這兩種類型的多晶硅所需要的歐姆接觸區域是非常費空間的。另一方面，在多晶硅化物工藝中，用重疊起來的硅化物把這兩種類型的多晶體連起來(搭接)已經證明是不實際的。雖然，對n⁺到少多晶硅的接觸來說，不需要有專門的區域，但是已發現硅化物搭接會引起摻雜原子在多晶硅中非?？焖俚臄U散，其結果會在相鄰的n-溝和p-溝晶體管中，多晶硅摻雜類型會發生完全反型。MOSFET溝道區。這一使人煩惱的現象目前正在研究之中，而且可能會發現解決的辦法。然而，工藝設計師們眼下暫時還不得不或是用n⁺多晶硅，或是用p⁺多晶硅。主要的選擇還是n⁺多晶硅，但是已經發表了一些p⁺多晶硅的研究報告。

假定用n⁺摻雜多晶硅，式(10.2)成為

如使VTP近似為-0.5V，不難看到，必須使Q′B為負！這意味著要向襯底注入相反類型的雜質。MOSFET溝道區。當然，它要導致一個埋-溝器件(6.3節)。遺憾的是，這種類型的器件具有不良的斷路特性和不良的漏偏置電壓的抗擾性。因此，它不能作成與表面溝道器件一樣短的溝道。

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